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2年经验FPGA开发专家简历模板

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赖佳
13772878551
wei70@hotmail.com
上海
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在职
FPGA开发
17k-27k
广州
女
27
175
教育经历
电子科技大学 - 工学学士
2014-09 - 2018-06

电子与计算机工程学士学位

主修课程：

  • 数字系统设计
  • 硬件描述语言（Verilog/VHDL）
  • 计算机组成原理
  • FPGA基础与应用

项目经验：

  • 参与开发了基于Xilinx FPGA的图像处理系统，使用VHDL实现图像滤波算法，提高了实时处理效率。
  • 在课程项目中，设计并仿真了一个FPGA-based加法器模块，使用ModelSim进行功能验证和时序分析。

技能与成就：

  • 熟练掌握FPGA开发流程，包括芯片编程和调试。
  • 获得校级电子设计竞赛二等奖，项目涉及FPGA在高速数据接口中的应用。

其他经历：

  • 参加了IEEE学生设计竞赛，主题为FPGA在嵌入式系统中的优化设计。
清华大学 - 工学硕士
2018-09 - 2021-06

计算机工程硕士学位

研究方向：

  • FPGA加速计算与并行处理
  • 高性能数字电路设计

项目经验：

  • 主导开发了一个基于FPGA的深度学习推理加速器，使用Xilinx Zynq平台和Verilog实现，提升了模型推理速度达40%。
  • 参与国家级科研项目，负责FPGA原型验证，使用Quartus Prime进行综合和实现，针对AI应用优化硬件逻辑。

技能与成就：

  • 精通Verilog HDL和VHDL编程，熟悉FPGA架构如PCIe接口和DDR内存控制器设计。
  • 获得清华大学优秀硕士学位论文提名，研究主题为FPGA在边缘计算中的应用。

其他经历：

  • 在校期间，参与了多个开源FPGA项目，贡献代码并进行性能优化，使用SDT和仿真工具如 Vivado HLS。
工作经历
英特尔（Intel） - FPGA开发部
2018-01 - 2019-12
北京

工作描述

主要职责

  • 负责FPGA模块的设计、编码、仿真和验证，使用Verilog HDL和VHDL进行开发。
  • 进行时序约束优化、静态时序分析（STA）和功耗分析，确保设计满足性能和功耗要求。
  • 开发和集成IP核，包括高速接口和存储器控制器，使用Xilinx Vivado或Intel Quartus工具。
  • 与硬件和软件团队协作，实现系统级集成和调试，确保FPGA设计与整体系统兼容。
  • 撰写技术文档和设计报告，包括需求分析、架构设计和测试方案。

具体项目经验

  • 主导开发一款基于FPGA的高速数据处理系统，使用DDR4内存控制器和PCIe接口，实现了10Gbps数据吞吐量，成功应用于数据中心应用。
  • 参与优化FPGA设计以减少时序违例，通过重定时和资源共享技术，将功耗降低20%，同时保持性能不变。
  • 调试复杂的FPGA设计问题，使用ChipScope Pro进行在线逻辑分析，识别并修复时序问题，确保设计通过最终验证。
  • 协助设计团队进行FPGA原型验证，使用SystemVerilog和UVM框架进行高级验证，提高设计覆盖率和可靠性。
矽睿科技 - 硬件设计部
2019-01 - 至今
上海

项目背景与职责

负责公司新一代视频编解码芯片的FPGA验证方案设计与实现，主要对接算法团队交付的视频处理IP核，确保其在不同接口标准（如AXI、HDMI、PCIe）下的功能完整性与性能达标。作为验证团队负责人，协调测试用例开发、覆盖率分析及自动化验证平台搭建，主导完成包括解码、编码、图像处理等核心模块的系统级仿真与边界扫描调试。

技术应用与成果

  • 独立完成基于Verilog HDL的视频处理模块RTL设计，使用SystemVerilog开发参数化测试平台，实现对多分辨率视频输入（4K/1080P）的动态时序约束适配；
  • 建立基于UVM框架的分层验证结构，通过Bus Functional Model实现接口无关的协议解析，提升跨时钟域验证效率40%；
  • 部署ModelSim/Questa联合仿真环境，开发覆盖率驱动的故障注入测试策略，使代码覆盖率稳定维持在95%以上；
  • 主导JTAG-based BSCAN链调试，成功定位并修复3项关键路径时序违规问题，缩短芯片流片周期2个月。

团队协作与文档

  • 指导初级工程师完成基础验证技能训练，编写《FPGA验证规范手册》包含20+验证模板与调试流程图；
  • 与ASIC设计团队协作完成跨域时序收敛，输出符合TSMC 28nm工艺库的时序约束文件（SDC格式）；
  • 定期向管理层汇报验证里程碑，产出可追溯的缺陷跟踪报告（含CVN/CVC覆盖率报告），推动项目按期交付。
项目经历
高速数据采集与处理系统 - FPGA开发工程师
2017-06 - 2020-04
某电子科技有限公司

项目概述

本项目旨在开发一个基于FPGA的高速数据采集与处理系统，用于实时处理高带宽传感器数据，应用于工业自动化领域。系统采用Xilinx FPGA实现，主要功能包括高速ADC采样、数据压缩和实时传输，采样率高达100MHz，数据吞吐量达到1Gbps。

技术难点

  • 高时序要求：系统需满足严格的时序约束，采样和处理延迟控制在100ns以内，使用了流水线设计和时序优化技术。
  • 资源优化：FPGA芯片资源有限（如Artix-7系列），需通过逻辑重构和资源共享减少LUT和BRAM使用，最终实现资源占用仅为芯片容量的30%。
  • 接口设计：与外部ADC和PCIe接口集成，采用高速SerDes技术实现低延迟通信，需处理信号完整性问题。

实现细节

  • 设计工具：使用Xilinx Vivado进行HDL编码（Verilog语言），并进行功能仿真和时序分析。
  • 关键模块：开发了自定义AXI接口模块，集成FPGA内部DSP和BRAM资源，实现数据压缩算法（如Huffman编码）。
  • 性能指标：系统达到95%的时序通过率，资源利用率优化后满足目标，采样精度达16位，支持多通道并行处理。最终产品应用于客户生产线，提升了自动化效率。
FPGA加速深度学习推理 - FPGA架构师
2020-01 - 2022-11
某人工智能公司

项目概述

本项目聚焦于使用FPGA加速深度学习推理任务，针对卷积神经网络（CNN）进行硬件优化，目标是提供低延迟、高吞吐量的推理引擎。系统采用Intel FPGA实现，支持实时图像识别和分类，处理速度达30帧/秒。

技术难点

  • 模型部署挑战：将深度学习模型（如MobileNet V3）转换为硬件加速格式，需处理权重量化和稀疏化以减少存储需求。
  • 并行计算优化：利用FPGA的并行处理能力，通过IP核生成和流水线设计，优化矩阵乘法和卷积操作，满足算力要求达100GFLOPS。
  • 功耗与散热：在高吞吐量下控制功耗，采用动态功耗管理技术，确保系统在嵌入式环境下的稳定性。

实现细节

  • 设计工具：使用Intel Quartus Prime进行HDL编码（VHDL语言），并结合OpenCL和HLS工具进行高层次综合。
  • 关键模块：开发了定制化的卷积加速器IP核，使用DSP slices和RAM资源实现卷积计算，并集成到FPGA fabric中。
  • 性能指标：推理延迟降至5ms以内，准确率保持在原始模型的98%，资源占用率控制在40%，支持多模型切换。项目成果已集成到边缘计算设备中，应用于智能监控系统。
个人总结

个人总结

专业技能

  • 精通Verilog和VHDL，熟练使用Xilinx Vivado及Intel Quartus等FPGA开发工具，具备高速接口和数字电路设计经验。
  • 深入掌握FPGA架构优化，擅长实现低功耗和高并行处理方案。

工作经验

  • 曾主导多个FPGA项目，包括AI加速和通信系统开发，成功提升系统性能和可靠性。
  • 在嵌入式系统领域，积累丰富实践经验，解决复杂时序和资源约束问题。

职业规划

  • 未来聚焦于AI和边缘计算在FPGA上的应用，致力于技术创新和团队领导，推动高效硬件解决方案。
作品集
基于FPGA的图像缩放器设计
https://github.com/example/image-scaling-fpga
实现了一个FPGA-based图像缩放系统，采用Verilog HDL编写，支持实时视频流处理，包括双线性插值算法，针对Xilinx FPGA进行时序优化。
高速UART通信接口实现
https://github.com/example/uart-interface-fpga
设计了基于FPGA的UART协议接口，使用VHDL语言开发，支持可编程波特率和错误校验功能，适用于嵌入式系统数据传输。
FPGA加速的矩阵乘法器
https://github.com/example/matrix-multiplier-fpga
开发了一个高效的FPGA-based矩阵乘法器，利用DSP slice资源实现并行计算，显著提升计算性能，适用于科学计算和AI应用。
研究经历
基于FPGA的深度学习加速架构设计与优化 - 硕士研究生课题负责人
2020-09 - 2022-06
电子工程学院
上海

研究背景与目标

本研究针对深度学习模型在FPGA上的部署效率低、资源消耗大的问题，提出了一种面向卷积神经网络（CNN）的异构计算架构优化方法。研究目标是通过FPGA的并行处理能力提升模型推理速度，同时降低功耗和资源占用。

研究方法

  1. 架构设计：采用分层异构计算架构，将CNN的卷积层和池化层划分为多个计算单元，利用FPGA的分布式逻辑资源实现并行计算。
  2. 算法优化：针对主流CNN模型（如ResNet、YOLOv4），对卷积运算进行拆分，使用Winograd算法减少乘法运算量，并设计自适应卷积引擎。
  3. 资源调度：基于遗传算法进行资源分配，优化BRAM和DSP的使用，实现计算与存储的协同优化。
  4. 原型实现：在Xilinx Zynq-7000平台上完成系统原型验证，使用Vivado HLS进行高层次综合，生成RTL代码并进行功能仿真和硬件测试。

研究成果

  • 提出的异构计算架构在ImageNet数据集上实现平均推理速度提升45%，FLOPS利用率提升30%。
  • 优化后的架构在Zynq-7Z00上成功部署YOLOv4模型，目标检测延迟从200ms降低至80ms，满足实时处理需求。
  • 发表论文2篇（CCF推荐期刊1篇，国内核心会议1篇），申请专利1项《一种基于FPGA的深度学习加速方法》。
  • 研究成果被合作企业采纳，应用于智能视频分析系统，实现产品化落地。
面向硬件安全的FPGA防篡改机制研究 - 博士课题组核心成员
2022-09 - 2025-12
微电子研究所
北京

研究背景与目标

随着FPGA在安全关键领域的广泛应用，其固有的可重构性和易篡改性成为主要安全威胁。本研究聚焦于FPGA的安全防护机制，旨在设计一种基于硬件逻辑锁和动态配置的防篡改系统，实现对FPGA内部逻辑的实时监控与保护。

研究方法

  1. 安全威胁分析：系统性分析FPGA面临的物理攻击（如芯片破解、配置篡改、逻辑分析）及软件攻击（如IP盗用、配置劫持）。
  2. 防篡改架构：设计基于LUT的逻辑锁机制，结合密钥分片技术实现逻辑门级保护；开发动态配置引擎，实现配置数据的加密传输与认证。
  3. 安全协议设计：提出改进的Needham-Schroeder协议变体，结合FPGA的在线可重构特性实现动态安全认证。
  4. 验证平台搭建：使用Intel Cyclone 10GX FPGA平台进行系统级验证，通过ModelSim和QuestaSim进行功能仿真，使用C语言进行性能建模。

研究成果

  • 提出的逻辑锁机制可抵抗SPA/DPA攻击，破解难度提升10倍以上，相关成果发表于IEEE Transactions on Computers。
  • 开发的动态配置系统实现配置数据完整性检测，篡改检测率提升至98%，误报率低于0.5%。
  • 构建的验证平台获得国际标准组织认可，可用于FPGA安全评估的标准化测试。
  • 项目成果已申请发明专利《一种基于FPGA的防篡改系统及方法》（申请号20231XXXXXXX）
其他信息
语言能力

英语：C1水平，能够流利阅读和撰写FPGA开发相关的技术文档，熟悉VHDL/Verilog等硬件描述语言。 其他语言：普通话（母语），能够进行日常交流和专业沟通。

证书
  • Xilinx FPGA认证工程师（2020），掌握高级FPGA设计和优化技能。
  • Altera FPGA专业认证（2019），熟悉SoC设计和IP核应用。
  • 其他相关证书：如FPGA开发工具认证，提升系统集成能力。