孟杰
13606152388
fangzhong@yahoo.com
杭州
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https://gitee.com/username
离职
DFT工程师
21k-31k
不限
男
28
175
教育经历
清华大学
-
工学学士
2014-09
-
2018-06
学习经历
- 主修课程：电路原理、模拟电子技术、数字系统设计、半导体器件物理、集成电路工艺与设计。
- 获得国家励志奖学金，成绩排名专业前5%。
- 参与了多个电子设计竞赛，包括全国大学生电子设计竞赛，获得省级二等奖。
研究与项目
- 深入学习了集成电路设计基础，掌握了CMOS工艺流程和版图设计工具如Cadence。
- 在本科期间，独立完成了一个基于FPGA的数字系统测试项目，涉及DFT（Design for Test）技术的应用，包括扫描链设计和边界扫描接口的实现。
- 通过课程设计和实验室实践，培养了对集成电路可靠性和可测试性的深入理解。
复旦大学
-
工学硕士
2018-09
-
2021-06
学习经历
- 主修课程：高级集成电路设计、VLSI设计自动化、测试与可制造性、DFT技术原理、EDA工具应用、可靠性工程。
- 在导师指导下，专注于DFT方法学研究，开发了针对SoC设计的自动化测试生成工具，提升了测试覆盖率和效率。
- 获得校级优秀毕业生称号，并发表了两篇相关领域的论文，收录于IEEE会议。
研究与项目
- 深入研究了基于扫描设计的DFT技术，包括内建自测试（BIST）架构和可测试性分析。
- 参与国家级科研项目，负责设计低功耗集成电路模块，并应用DFT技术优化了测试方案，项目成果应用于工业合作。
- 掌握了先进EDA工具如Synopsys Design Compiler和Mentor Calibre，能够进行复杂集成电路的可测试性评估和优化。
工作经历
TSMC
-
设计验证部
2014-01
-
2017-12
台北
DFT架构设计与实施
负责芯片设计的可测试性架构设计，包括scan chain插入和boundary scan链的集成，确保设计符合JTAG标准。使用Synopsys DFT工具实现自动化DFT流程，提高设计效率和故障覆盖率。
ATPG与测试模式生成
开发测试模式生成（ATPG）算法，针对逻辑和物理故障进行故障模拟，提升测试覆盖率至98%以上。编写自动化脚本优化测试模式，减少测试时间30%。
可测试性分析与优化
进行可测试性分析（ATE），识别设计弱点并提出改进建议。通过故障注入测试验证设计鲁棒性，确保芯片在量产中的可靠性。与设计团队紧密合作，整合DFT要求到早期设计阶段，降低后期修改成本。
联华电子（UMC）
-
设计验证部
2017-01
-
至今
上海
DFT方案设计与实现
- 负责芯片全流程可测试性设计，包括扫描链插入、边界扫描配置及LFSR/BIST架构搭建，成功应用于多个5nm FinFET工艺制程项目
- 主导完成超过50个SoC项目的DFT集成，实现100%的可测试性覆盖率，平均故障检测率提升35%
ATPG与可测性分析
- 使用Synopsys TetraScan及Mentor Tessent工具完成自动化ATPG，开发定制化故障模型以应对工艺变异问题
- 实现100MHz以下低功耗芯片的IDDQ测试方案，通过DFT优化降低测试功耗达40%以上
团队协作与知识转移
- 带领3人DFT小组完成设计规则制定与培训，建立部门DFT标准流程文档库
- 参与客户技术支持，解决台积电400mm晶圆代工项目中的DFT疑难问题
项目经历
5G射频芯片全流程DFT集成与优化
-
DFT工程师
2019-03
-
2022-01
中芯国际集成电路制造有限公司
项目背景
负责5G射频芯片（6nm工艺）的全流程DFT集成与优化，实现100%可测性设计。
主要职责
- 扫描链设计：采用ScanExpress工具实现全局扫描链规划，优化链结构降低测试时间，最终将FT测试时间控制在1.5%占总周期内。
- 故障覆盖率分析：使用Conformal ATPG工具完成逻辑BIST插入与扫描链覆盖率分析，通过添加MBIST模块实现对RAM和ROM的100%故障覆盖率。
- 物理DFT集成：协调后端设计团队完成SRAM和LUTRAM的物理DFT集成，确保DFT扫描链与物理布局的兼容性。
- ATE适配：完成与德律风康AXI5000测试设备的接口适配，实现ATE可测性。
技术难点
- 面向2.5D/3D集成的高扇出晶圆级封装（EoW）DFT方案设计
- 复杂时序约束下扫描链时序收敛问题
- 基于多层次扫描结构的故障覆盖率提升策略
项目成果
- 实现芯片量产测试通过率99.7%，显著降低售后返修成本
- 优化后测试周期缩短35%，提升整体制造良率
人工智能SoC多模式DFT架构设计
-
高级DFT工程师
2021-06
-
2023-08
华为海思技术有限公司
项目背景
针对新一代AI处理器（TSMC 5nm工艺）的超大规模集成需求，设计面向多应用场景的混合模式DFT架构。
主要职责
- 多层次扫描设计：采用ScanChain+MBIST+BIST混合模式，实现32K门级芯片的高效可测试性。
- 故障诊断系统开发：基于JTAG标准开发多层次故障诊断系统，实现指令集级故障定位。
- 安全DFT设计：集成基于ARM SecDFT的加密扫描链机制，防止IP盗用风险。
- ATE协同设计：完成与爱思开HD-7800测试系统的协同仿真，实现ATE指令适配。
技术难点
- 面向异构计算架构的多模式扫描链协同设计
- 高密度存储阵列（HMC）的DFT集成方案
- 基于深度学习的故障诊断算法集成
项目成果
- 实现芯片量产测试覆盖率99.99%，达到业界领先水平
- 开发的诊断系统使故障定位时间缩短至5分钟以内
- 提出的新型安全DFT架构获得公司技术专利
个人总结
个人总结
核心技能
- 精通DFT技术，包括可测试性分析和自动测试模式生成（ATPG），熟悉Synopsys DFTMAX和Mentor Graphics等EDA工具。
- 掌握Verilog和SystemVerilog编程，擅长编写测试平台和BIST（内置自测试）方案，确保IC设计的高可靠性。
工作经验
- 在知名半导体公司担任DFT工程师，参与多个IC设计项目，成功提升测试覆盖率超过95%，减少后期故障率。
- 负责测试文档编写和团队协作，优化DFT流程，缩短产品上市时间。
职业规划
- 致力于推动DFT自动化和智能化，探索AI在测试中的应用，提升测试效率和准确性。
- 目标成为DFT领域专家，参与行业标准制定，促进半导体测试技术的创新。
作品集
SOC级可测试性设计实现方案
https://github.com/dft-engineer/soc-testability-solution
针对复杂SOC系统设计的可测试性方案，包含扫描链集成、边界扫描增强和内置自测试(BIST)模块实现，显著提升系统测试覆盖率和故障诊断效率。
基于IEEE 1500标准的BIST架构实现
https://dft-blog.com/bist-implementation-ieee1500
完全符合IEEE 1500标准的内置自测试架构设计与实现，支持在线测试模式选择和测试访问机制，适用于大规模集成电路的自动化测试。
ATE测试平台集成与适配框架
https://github.com/dft-engineer/ate-integration-framework
提供完整的ATE测试平台集成框架，支持多种测试协议适配，实现从RTL到物理实现的可测试性分析与优化，缩短测试开发周期。
多协议边界扫描解决方案
https://dft-projects.com/jtag-multi-protocol
针对混合信号系统设计的多协议边界扫描解决方案，支持标准JTAG与定制化测试访问机制，实现异步接口的可测试性增强。
研究经历
高密度集成电路的故障诊断方法优化研究
-
研究助理
2021-03
-
2023-02
微电子研究所
上海
研究背景
本研究聚焦于高密度集成电路（IC）设计中的故障诊断挑战，旨在提升测试覆盖率和降低测试复杂度。DFT（Design for Test）技术是集成电路设计中的关键环节，通过引入扫描链和边界扫描等方法，实现高效的可测试性。
研究内容
- 分析了当前DFT技术在高密度IC中的局限性，如测试延迟和资源消耗问题。
- 探讨了基于形式化验证的方法，用于自动化检测潜在故障模式。
- 开发了一种新型扫描链优化算法，以减少布线复杂性和功耗。
研究方法
- 采用EDA工具（如Synopsys Design Compiler）进行仿真和建模。
- 结合实验数据，使用故障注入技术验证算法的有效性。
- 通过案例研究，对比传统DFT方法与提出的优化方案。
研究成果
- 成功将测试覆盖率提高了20%，同时减少了30%的测试面积。
- 在国际会议（如IEEE DAC）上发表论文一篇，并申请专利一项。
- 该成果已被应用于多家芯片设计公司，提升了整体行业标准。
基于机器学习的自动测试模式生成算法研究
-
项目成员
2022-05
-
2024-04
电子设计自动化实验室
深圳
研究背景
针对集成电路测试中手动模式生成效率低下的问题，本研究探索了机器学习（ML）在DFT（Design for Test）中的应用，以实现自动化和智能化的测试模式生成。现代IC设计对测试模式的需求日益增长，传统方法难以应对复杂SoC（System on Chip）设计。
研究内容
- 研究了深度学习模型（如LSTM网络）在预测故障模式方面的潜力。
- 开发了一种基于强化学习的框架，用于自动生成高效的测试模式。
- 分析了测试覆盖率和功耗优化之间的权衡，确保设计的鲁棒性。
研究方法
- 利用Python和TensorFlow构建原型系统，结合实际IC设计数据集进行训练。
- 采用交叉验证和性能评估指标（如F1分数）来量化模型效果。
- 通过与商业EDA工具的集成，进行实证测试和比较分析。
研究成果
- 算法实现了测试模式生成速度提升50%，且平均错误率降低15%。
- 在期刊《IEEE Transactions on Computer-Aided Design》发表论文，并获得行业奖项。
- 该技术已商业化，应用于多个客户的量产芯片设计中，显著提升了设计效率。
其他信息
语言能力
语言能力
- 中文：母语水平，能够流利进行专业沟通、文档撰写和项目协作。
- 英语：熟练掌握，能够阅读国际标准技术文档、撰写英文报告，并进行技术会议交流。
- 其他语言：基础日语，能够进行日常对话，适应多语言工作环境。
证书
证书
- DFT认证工程师：由权威机构认证，证明在设计可测试性（Design for Test）方面的专业技能和实践经验。
- VLSI设计高级证书：涵盖集成电路可测试性设计，强化在EDA工具和测试平台开发中的能力。