本科教育
主修课程
- 集成电路设计基础
- 半导体器件物理与原理
- 模拟集成电路设计
- 数字集成电路设计
- VLSI设计自动化
研究项目
- 参与了'国产芯片设计优化'项目，负责前端设计与仿真，使用Cadence工具完成版图设计。
- 作为团队核心成员，开发了低功耗SoC原型，性能提升30%，获得校级创新竞赛二等奖。
实践经验
- 在校内实验室进行集成电路工艺实习，熟悉CMOS工艺流程和测试方法。
- 完成了多门专业课程设计，包括基于ARM的嵌入式系统设计，集成相关IP核实现功能验证。
成就
- 获得清华大学优秀学生奖学金（专业一等奖）。
- 参与导师指导的国家级大学生创新创业项目，成果发表在《微电子学与实践》期刊上。
硕士教育
研究方向
- 专注于先进集成电路设计与EDA工具应用，研究包括FinFET器件建模和低功耗设计技术。
- 参与了国家自然科学基金重点项目'面向人工智能的高效能集成电路设计'，负责算法与架构优化。
发表论文
- 在硕士期间，发表了一篇题为'基于机器学习的集成电路功耗优化方法'的研究论文，发表于《集成电路学报》，被EI检索。
- 参加了IEEE国际集成电路技术研讨会（IEEE ITC），并以第一作者身份进行口头报告。
实践经验
- 在上海集成电路技术与产业研究中心实习，参与实际芯片设计流程，包括RTL设计、逻辑综合和物理设计，使用Synopsys工具。
- 完成了毕业设计项目'高性能CPU核心设计'，采用28nm工艺，达到1.2GHz频率，性能功耗比提升25%。
成就
- 获得复旦大学优秀毕业生称号。
- 指导本科生参与集成电路设计竞赛，获得省级一等奖，并在全国比赛中取得优异成绩。
2020年6月 - 2023年5月
- 模拟电路设计与仿真：负责开发高性能、低功耗的电源管理集成电路（PMIC），包括LDO稳压器、DC-DC转换器和电压参考源。使用Cadence/Spectre/ADS进行电路原理图设计、仿真和性能验证，确保产品满足±3%的精度要求和-40℃至+85℃的工作温度范围。
- 器件级建模与工艺适配：基于台积电（TSMC）16nm FinFET工艺，建立关键器件的BSIM-CMG模型，并完成工艺适配（PDK）工作，保证设计的工艺可制造性。
- 版图与物理设计：使用Cadence IC/Innovus进行版图设计、DRC/LVS检查和物理验证，优化版图布局以改善寄生效应，提升电路性能。
- 系统集成与测试：参与芯片的前后端仿真，与测试部门协作完成芯片功能测试方案，分析测试数据，优化设计以提升产品良率和可靠性。
职责概述
- 负责模拟集成电路（Analog IC）的设计与优化，包括放大器、滤波器和电源管理电路的设计，使用标准CMOS工艺（如28nm FD-SOI）。
- 运用EDA工具（如Cadence Virtuoso和Synopsys HSPICE）进行电路仿真和版图设计，确保设计符合性能指标（如功耗、速度和噪声容限）。
- 参与系统级验证（System Level Verification），使用MATLAB和ADS进行仿真，以提升电路的鲁棒性和可靠性。
- 协作团队完成设计迭代，处理设计规则检查（DRC）和布局与原理图一致性检查（LVS），确保设计通过流片（Tape-out）流程。
- 分析失效模式（Failure Analysis）和可靠性测试结果，优化设计以提高良率（Yield）和产品寿命。
专业技能
- 精通SPICE仿真和PDK库使用，熟悉TSMC和SMIC工艺文件。
- 掌握低功耗设计（Low-Power Design）和热分析（Thermal Analysis）技术，应用于高压集成电路设计。
- 参与多个项目，包括5G通信芯片和物联网传感器接口的设计，累计设计面积超过100,000晶体管，成功交付多款产品。
项目概述
设计并验证了一个高性能CMOS运算放大器IP核，用于高速数据转换器应用。
技术难点
- 功耗优化：在1.8V电源电压下，通过创新的折叠CASCODE架构，将静态功耗控制在1mA以下，同时保持高增益和低噪声。
- 工艺适配：针对TSMC 65nm CMOS工艺进行布局布线优化，解决了寄生效应导致的性能偏差问题。
- 热稳定性：采用温度补偿技术，确保放大器在-40°C至125°C范围内性能波动小于3%。
使用工具
- EDA工具：Cadence Virtuoso（用于电路模拟和布局）、Synopsys HSPICE（仿真验证）
- 设计流程：从RTL到门级综合、物理设计、版图验证和签核
成果
成功交付IP核，通过客户测试，集成到ADC芯片中，提升了系统SNR至85dB，获得公司年度技术创新奖。
项目概述
负责优化一个数字CMOS处理器核心的时序和功耗，应用于嵌入式系统。
技术难点
- 时序收敛：在0.18um工艺下，通过多层次时钟树合成和功耗门控技术，解决了时序偏差导致的建立时间违规问题。
- 动态功耗管理：设计了自适应电压调节方案，根据工作负载动态调整核心电压，减少漏电流。
- 验证挑战：使用Formal验证方法覆盖所有状态空间，确保无死锁问题，同时通过功耗分析工具（如PrimePower）优化功耗墙。
使用工具
- EDA工具：Synopsys Design Compiler（综合）、Mentor Calibre（物理验证）、Cadence AMS（模拟混合信号分析）
- 工艺：0.18um CMOS
成果
项目完成，处理器核心达到1.2GHz工作频率，功耗降低25%，成功流片并应用于消费电子设备，获得客户反馈良好。
个人总结
作为一名集成电路IC设计工程师，我拥有超过5年的行业经验，专注于模拟和数字IC设计，精通Cadence、Synopsys等EDA工具及先进制程工艺。
在工作中，我成功领导了多个高集成度芯片项目，积累了丰富的实践经验，包括射频设计和低功耗优化。
我的职业规划是持续提升技术能力，探索AIoT和5G领域的创新应用，成为一名领先的技术专家，推动IC行业的可持续发展。
研究背景
随着集成电路工艺节点进入纳米级，FinFET结构成为主流设计技术。本研究聚焦于提升集成电路的性能与功耗平衡，采用先进FinFET工艺。
研究内容
研究了FinFET器件的阈值电压调控机制和短沟道效应抑制方法，通过多物理场仿真分析了器件的热载流子效应和可靠性问题。
研究方法
使用了商业EDA工具（如Cadence ICCAD和Synopsys ICC）进行电路模拟和布局优化，结合机器学习算法对布局布线进行自动优化，以实现功耗墙和性能目标的协同设计。
研究成果
成功开发了低功耗设计框架，原型芯片在28nm工艺下实现了20%的能效提升，并通过了可靠性验证，相关成果发表于IEEE Transactions on Electron Devices期刊。
研究背景
边缘计算需求激增，推动了专用AI加速器的发展。本研究针对低功耗和高吞吐量需求，探索了神经网络硬件加速的创新方法。
研究内容
重点优化了卷积神经网络（CNN）的计算架构，包括权重压缩和数据流优化，以应对内存带宽瓶颈和能效问题。
研究方法
采用了基于Transformer的模型压缩技术，并结合FPGA原型验证平台进行迭代设计，使用Synopsys Design Compiler进行逻辑综合和功耗分析。
研究成果
设计了高效的加速器原型，在Xilinx FPGA上实现了30%的推理速度提升和40%的能效改善，并申请了2项专利，研究成果在国际会议ASP-DAC上进行了展示。
英语：流利，能够熟练阅读和撰写IC设计领域的专业文献，包括CMOS工艺和EDA工具使用文档。
其他语言：具备基础日语，能进行日常交流，有助于国际团队协作。
VLSI设计工程师认证：持有该证书，涵盖CMOS集成电路设计、版图优化和仿真工具如Cadence Virtuoso的使用。
EDA工具认证：通过高级IC设计培训，熟悉Synopsys Design Compiler和Mentor Calibre等EDA工具，提升设计效率和芯片验证能力。