主要课程
- 数字电路设计
- 模拟电子技术
- 计算机体系结构
- 信号处理原理
项目经验
- 参与了基于FPGA的高速数据采集系统开发项目，负责逻辑设计和时序优化
- 在校期间主导了嵌入式系统课程设计，使用ARM Cortex-M系列微控制器实现多传感器数据融合
其他成就
- 获得清华大学电子设计竞赛一等奖，作品涉及硬件加速器设计
- 获得国家奖学金和校级优秀学生称号
主要课程
- 集成电路设计原理
- VLSI设计自动化
- 高级CMOS工艺与可靠性
- 硬件描述语言与FPGA实现
项目经验
- 参与了国家重点研发计划项目，负责SoC芯片的物理设计和功耗优化
- 完成硕士毕业设计，基于UVM框架的验证平台开发，应用于高速接口IP核
其他成就
- 发表了3篇SCI/EI收录论文，聚焦于硬件加速和低功耗设计
- 获得复旦大学集成电路设计大赛二等奖，并被推荐至行业领军企业实习
芯片硬件设计与开发
- 负责5G基站芯片的射频前端硬件设计，使用Cadence/Spectre仿真工具完成电路模拟与优化，成功提升接收灵敏度3dB
- 主导多模通信处理器的SoC集成项目，实现ARM Cortex-A72架构与NPU硬件加速单元的高效协同设计
- 开发高速接口电路（DDR4内存控制器、PCIe Gen4通道），通过眼图测试与抖动分析确保信号完整性
硬件验证与测试
- 建立完整的硬件验证平台，基于JTAG与Boundary Scan技术完成芯片级故障诊断
- 设计自动化测试系统（基于LabVIEW），实现测试覆盖率98%以上，缩短产品上市周期
- 领导跨部门硬件调试团队，解决量产阶段的ESD防护问题，降低批次不良率至0.5%以下
技术创新与文档管理
- 提出新型电源管理架构，采用多相DC-DC转换器方案降低功耗40%，申请专利2项
- 编写硬件设计规范文档（HDS），建立标准化元件库，提高设计复用率
- 指导初级工程师完成射频电路版图设计，确保符合硅片工艺要求
主要职责
- 硬件设计与开发：负责嵌入式系统的硬件电路设计，包括使用Altium Designer进行原理图绘制和PCB布局，确保设计符合高频信号完整性要求。
- 原型制作与测试：开发硬件原型，进行功能测试、性能优化和故障排除，使用示波器和逻辑分析仪等工具进行硬件调试，确保产品可靠性和稳定性。
- 系统集成与协作：与软件团队合作，实现硬件与软件的系统集成，包括参与FPGA开发和嵌入式C代码编程，确保硬件接口兼容性。
- 项目管理：参与多个硬件项目，从需求分析到量产准备，管理设计文档和版本控制，确保按时交付高质量产品。
项目概述
开发基于ARM架构的智能家居控制中心，整合多种通信协议实现家庭设备互联互通。
硬件设计
- 设计双核Cortex-A53处理器方案，主频1.5GHz，集成NPU加速模块
- 开发定制化电源管理电路，实现动态功耗调节
- 设计多级EMC防护，满足工业级抗干扰标准
技术难点
- 多协议共存干扰问题：采用独立PHY芯片分离数据通路，解决WiFi/蓝牙共存冲突
- 低功耗待机设计：实现深度睡眠模式功耗至2μA，开发唤醒自检机制
- 安全加密模块：集成国产SM9算法硬件加速单元，通过国密认证
成果
- 量产30万套，支持10+品牌设备接入
- 获得2020年深圳市科技创新奖
项目概述
设计用于高温高湿环境的多参数传感器网络终端，支持LoRa远距离通信。
硬件设计
- 采用TI CC2652P Sub-1GHz SoC，集成4路ADC采样模块
- 开发自加热防结露电路，-40℃~85℃环境稳定运行
- 设计三级滤波电路降低EMI干扰，通过CISPR32 Class5认证
技术难点
- 信号完整性优化：采用差分信号布线+终端匹配，传输距离提升至15km
- 热设计挑战：使用导热率4.5的陶瓷基板，表面温度控制在65℃以下
- 工业级可靠性：通过5000次高低温循环测试，MTBF>10万小时
成果
- 部署5万+节点，覆盖10大工业场景
- 申请专利3项，发表核心期刊论文2篇
硬件工程师个人总结
作为一名资深硬件工程师，我拥有8年以上行业经验，专注于电路设计、PCB布局和嵌入式系统开发，熟练掌握Altium Designer和FPGA技术，曾主导多个成功项目，如消费电子设备优化，提升了硬件可靠性和性能。
我的职业规划是持续学习AIoT领域新技术，提升团队协作能力，致力于推动硬件创新，实现个人与企业的双赢目标。
研究背景
随着物联网和移动设备的快速发展，低功耗硬件设计成为关键挑战。本研究聚焦于图像处理系统，旨在通过硬件优化降低能耗，同时保持实时处理能力。
研究方法
采用FPGA平台进行原型设计，使用Verilog HDL实现算法，结合计算机辅助设计工具进行仿真和优化。研究采用了动态功耗管理技术，包括时钟 gating 和电压调节策略，以提升能效。
研究成果
通过对比传统软件实现，硬件系统实现了30%的功耗降低，并在相同条件下提升了20%的处理速度。研究成果已发表于国际期刊，并被应用于智能监控设备中。
研究背景
边缘计算对AI模型的实时性和低延迟要求日益严格。本研究针对这一趋势，设计了一种高效的推理加速器，旨在压缩模型并优化硬件资源利用。
研究方法
基于ASIC设计流程，使用C++和SystemC进行高层建模，结合FPGA验证。研究采用了神经网络剪枝和量化技术，减少了计算复杂度。同时，引入了并行处理架构，以提高吞吐量。
研究成果
开发的加速器原型实现了40%的推理延迟减少，并在多个基准测试中优于商业解决方案。研究成果已申请专利，并与多家企业合作进行产业化应用。
英语：熟练，能够阅读和撰写英文技术文档，具备良好的听说能力，熟悉IEEE标准术语和EDA工具文档。 普通话：母语水平，能够流畅进行技术交流和团队协作。 日语：基础，能够进行日常简单交流。
Xilinx认证FPGA工程师（高级） Cadence Design Systems认证嵌入式系统工程师 IEEE认证数字电路设计工程师（中级） 高级PCB设计工程师认证（Altium Designer）
电子创客：持续参与开源硬件项目开发，熟悉Arduino、Raspberry Pi等平台，擅长物联网原型设计。 技术社区贡献：在电子发烧友论坛担任版主，定期分享硬件设计方案，累计回答技术问题500+。 机器人竞赛：曾参与国家级电子设计竞赛，设计并制作智能硬件系统，获得创新设计奖。