教育背景： 在清华大学计算机科学与技术学院攻读学士学位，专注于数字系统设计和验证领域。
核心课程：
- 数字逻辑设计
- 计算机组成原理
- Verilog HDL编程
- 集成电路验证方法学
项目经验：
- 参与开发了一个基于FPGA的数字电路验证平台，使用SystemVerilog语言实现测试激励和覆盖率分析，提高了验证效率。
- 作为团队成员，参与了数字IC验证课程设计，应用了UVM框架进行系统级验证。
技能与成就：
- 熟练掌握Verilog和SystemVerilog语言，熟悉ModelSim和Cadence等EDA工具。
- 获得了全国大学生电子设计竞赛二等奖，并在校期间积极参与IC验证相关的实习项目。
教育背景： 在复旦大学集成电路与芯片学院攻读硕士学位，研究方向聚焦于数字IC验证与优化设计。
核心课程：
- 集成电路设计原理
- 验证方法学与UVM框架
- 高级数字系统建模与仿真
- IC设计自动化工具开发
研究与项目经验：
- 主导开发了一个基于UVM的验证平台，针对高速接口电路进行仿真，验证覆盖率提升至95%，并发表于国内核心期刊。
- 参与与中芯国际合作的IC验证项目，负责验证环境搭建和故障注入测试，使用Synopsys VCS工具，显著降低了设计风险。
技能与成就：
- 精通SystemVerilog和C++编程，熟悉VMM/UVM验证方法学，能够独立完成复杂数字电路的验证任务。
- 获得硕士学位优秀奖，并在毕业设计中实现了验证工具的自动化脚本开发，提升团队工作效率。
工作描述
- 验证环境搭建：负责基于UVM框架的验证平台开发和维护，使用SystemVerilog和Python脚本优化验证流程，确保平台可重用性。
- 测试代码开发：编写和调试SystemVerilog测试用例，实现功能覆盖率和代码覆盖率分析，通过覆盖率报告指导验证迭代。
- 仿真与调试：进行大规模仿真，使用ModelSim和VCS工具调试并修复设计bug，涉及时序收敛和功耗分析。
- 协作与报告：与设计团队和软件团队协作，确保设计满足规格要求，生成详细的验证报告，包括性能指标和风险评估。
- 覆盖率管理：实施功能覆盖率和代码覆盖率跟踪，使用Conformal工具进行交叉覆盖率分析，提高验证效率和产品质量。
主要职责： 负责数字集成电路（IC）设计的验证工作，确保设计符合规格要求，使用行业标准工具和方法。
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验证计划与执行： 编写详细的验证计划，使用SystemVerilog和UVM框架进行仿真，覆盖设计功能、性能和边界条件。执行自动化测试脚本，包括使用Python和Makefile，提高验证效率。
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覆盖率分析与优化： 进行代码覆盖率分析（包括功能覆盖和结构性覆盖），识别未覆盖场景，设计测试用例以提升覆盖率至95%以上，确保设计可靠性。
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问题调试与文档编写： 调试仿真中的bug，使用debug工具如ModelSim和Cadence仿真器，分析日志和波形，定位并修复问题。编写验证报告和文档，包括测试报告和覆盖率报告，遵循IEEE标准。
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团队协作与项目管理： 与设计工程师和软件团队协作，参与多项目验证，管理验证 timeline，确保项目按时交付。使用JIRA进行任务跟踪和风险评估，提高团队效率。
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技术提升： 持续学习新标准如PCIe和DDR验证，参与公司内部培训，分享验证经验，提升验证环境复用率。
项目背景
本项目旨在开发一个基于UVM框架的高速接口IP验证平台，用于验证USB 3.0控制器的逻辑功能和协议一致性。
主要职责
- 负责使用SystemVerilog和UVM构建可重用的验证环境，包括虚拟接口、代理和序列。
- 实现约束随机化生成器，覆盖各种协议场景，如高速数据传输和错误注入。
- 进行功能覆盖率分析，确保关键路径覆盖率达到95%以上。
- 调试仿真中的bug，使用assertions和monitor模块提高验证效率。
技术难点与解决方案
- 挑战: 由于USB 3.0协议的复杂性，验证平台需要处理高速数据流和错误恢复机制。初期覆盖率较低，仅达到70%。
- 解决方案: 采用多层次约束随机化，结合基于约束的测试用例生成，最终将覆盖率提升至95%。引入assertions监控协议违规，并使用OVM（Object-oriented Verification Methodology）框架提升代码复用性。
项目成果
- 成功交付验证平台，支持多个协议版本迭代，缩短了IP验证周期约30%。
- 获得公司内部奖项，验证平台被其他团队复用，提升了整体验证效率。
项目背景
本项目针对一款多核处理器SoC进行系统级验证，确保其在多任务环境下稳定运行和协议一致性。
主要职责
- 领导团队开发基于UVM的系统级验证平台，涵盖CPU、内存和外设接口的交互验证。
- 实施故障注入测试，模拟各种硬件故障场景，并使用覆盖率工具分析结果。
- 优化验证策略，结合形式化验证方法处理关键路径，减少仿真时间。
技术难点与解决方案
- 挑战: SoC验证涉及复杂的多协议互操作，如PCIe和DDR内存接口，导致仿真时序问题和覆盖率瓶颈。
- 解决方案: 引入基于约束的随机测试框架，结合内存验证IP和覆盖率驱动的回归测试，解决了时序收敛问题。通过故障注入和assertions，实现了90%以上的功能覆盖率，减少了硬件返工风险。
项目成果
- 验证平台通过内部审核，支持了多个SoC版本的发布，减少了上市时间20%。
- 贡献了覆盖分析报告，帮助公司提升了整体验证标准，获得技术认可。
个人总结
技能
- 精通UVM验证方法学和SystemVerilog语言，熟悉Python和C++编程
- 熟练使用ModelSim、VCS等仿真工具，具备高效的验证环境搭建能力
工作经验
- 拥有8年数字IC验证经验，曾在知名半导体公司担任验证工程师
- 成功领导多个SoC项目验证，确保功能覆盖率和时序收敛，提升产品质量
职业规划
- 致力于通过持续学习，成为验证领域的专家
- 未来计划推动验证自动化和技术创新，提升团队效率和竞争力
研究背景
针对当前数字集成电路验证过程中存在的验证效率低、覆盖率不足等问题，本研究旨在探索通过覆盖率分析与形式化验证相结合的方法，提升验证的自动化水平和可靠性。
研究方法
- 覆盖率分析：采用多层次覆盖率模型（包括功能覆盖率、代码覆盖率、协议覆盖率等），结合机器学习算法对覆盖率数据进行聚类分析，识别验证盲区。
- 形式化验证：针对关键模块（如总线接口、状态机等）进行形式化验证，使用SMV和CTL语言建模，并通过模型检测工具验证设计是否符合规范。
- 自动化工具开发：开发基于Python的覆盖率分析工具，集成到主流验证平台（如UVM）中，实现自动化覆盖率监控与报告生成。
研究成果
- 提出了一种基于多层次覆盖率的盲区识别算法，使验证覆盖率提升23%。
- 开发的自动化工具已在多个项目中成功部署，验证时间平均缩短30%。
- 发表论文《形式化验证与覆盖率分析的协同优化方法》于国际EDA会议（DATE 2023）
技术关键词
覆盖率分析、形式化验证、多层次模型、机器学习、UVM框架
研究背景
随着物联网设备的普及，低功耗成为数字IC设计的核心需求。然而，传统的验证平台难以有效覆盖低功耗模式下的功能验证需求，因此本研究致力于构建一套面向低功耗设计的验证平台架构。
研究方法
- 功耗建模：基于SMIC 28nm工艺库，建立动态功耗与静态功耗的详细建模，包括时钟门控和多电压域的功耗特性。
- 验证平台架构：设计基于SystemVerilog的多层次验证平台，集成功耗感知机制，实现动态功耗约束下的随机测试。
- 测试用例生成：结合约束随机和覆盖驱动技术，生成覆盖所有低功耗模式的测试序列，确保在不同功耗状态下的功能完整性。
研究成果
- 提出了一种基于功耗约束的随机测试生成算法，测试用例生成效率提升40%。
- 构建的验证平台架构已成功应用于多个SoC项目，验证覆盖率提升至95%以上，且功耗异常检测率提升50%。
- 申请专利《一种面向低功耗设计的验证平台架构及其实现方法》（申请号：202310543210.7）
技术关键词
低功耗设计、功耗建模、动态功耗约束、随机测试、SystemVerilog
英语能力
- 流利：能熟练使用英语进行专业交流，阅读和撰写IC验证相关的英文技术文档、论文及报告，掌握术语如UVM、覆盖率等。
- 专业应用：在团队协作中，使用英语工具和会议进行高效沟通，提升项目效率。
相关证书
- IEEE IC验证认证：获得IEEE认证，证明在数字IC验证领域的专业技能和知识，涵盖验证方法学和覆盖率分析。
- 工具认证：通过Cadence AMS或Synopsys VCS等工具的官方认证，展示对仿真和验证工具的精通，提升验证效率和可靠性。